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Scientific Reports:

U. Schmid, A. Steininger:
"Dezentrale Fehlertolerante Taktgenerierung in VLSI Chips";
Report for Research Report 69/2004, Technische Universität Wien, Institut für Technische Informatik, Treitlstraße 3, A-1040 Vienna, Austria; 2004.



German abstract:
Angesichts der zunehmenden Probleme mit der Taktverteilung in klassischen synchronen VLSI Chips wird ein neues Verfahren vorgeschlagen, das ohne externe Taktquellen (Oszillatoren, Quarze) auskommt, es aber dennoch erlaubt, das synchrone Design-Paradigma beizubehalten. Das Prinzip des Verfahrens besteht darin, mit Hilfe eines asynchron implementierten verteilten Algorithmus lokale Taktsignale für "Inselbereiche" (= ein oder mehrere räumlich beisammenliegende Funktionseinheiten) am Chip zu erzeugen, deren garantierte Synchronisationsgenauigkeit auch die Generierung eines systemweit globalen Taktes erlaubt. Durch die Verteiltheit des Algorithmus, dessen Fehlertoleranz und dessen Zeitfreiheit kann ein robuster und fehlertoleranter Takt zur Verfügung gestellt werden, der sich flexibel an Veränderungen in den Zeitparametern anpasst (andere Technologie bzw. Betriebsbedingungen) und schnelle synchrone Kommunikation auch zwischen räumlich weit entfernten Inselbereichen zuläßt. Die hier beschriebene Methode unterscheidet sich also vom GALS-Ansatz also dadurch, dass die globale Kommunikation nicht asynchron erfolgt und dass es keine mehrfachen lokalen Taktquellen gibt.


Electronic version of the publication:
http://www.vmars.tuwien.ac.at/php/pserver/docdetail.php?DID=1505&viewmode=paper&year=2004


Created from the Publication Database of the Vienna University of Technology.