Vorträge und Posterpräsentationen (mit Tagungsband-Eintrag):
A. Steininger, T. Handl, G. Fuchs, F. Zangerl:
"Testing the Hardware Implementation of a Distributed Clock Generation Algorithm for SoCs";
Vortrag: East-West Design & Test International Workshop (EWDTW'06),
Sochi (eingeladen);
15.09.2006
- 19.09.2006; in: "East-West Design & Test International Workshop",
(2006),
S. 59
- 64.
Kurzfassung englisch:
This paper presents our test strategy for a hardware unit that is at the heart of a fault-tolerant distributed clock generation concept for a System-on-Chip (SoC). The specific problem with testing this unit lies in its asynchronous but still sequential nature. We outline how we still manage to achieve the required test coverage for this unconventional circuit on a synchronous tester, while minimizing area overhead, performance penalties and test time.
Online-Bibliotheks-Katalog der TU Wien:
http://aleph.ub.tuwien.ac.at/F?base=tuw01&func=find-c&ccl_term=AC06586906
Zugeordnete Projekte:
Projektleitung Andreas Steininger:
Verteilte Algorithmen für robuste Takt-Synchronisation
Erstellt aus der Publikationsdatenbank der Technischen Universität Wien.