Vorträge und Posterpräsentationen (mit Tagungsband-Eintrag):
M Függer, T. Handl, A. Steininger, J. Widder, C. Tögel:
"An Efficient Test for a Transition Signalling based Up-/Down-Counter";
Poster: Austrochip,
Wien;
11.10.2006; in: "Austrochip Mikroelektroniktagung",
(2006),
S. 55
- 62.
Kurzfassung englisch:
This paper reports on a formal model for testing transition signalling logic in presence of (multiple) stuck-at faults and how this model can be applied to an Up-/Down-Counter Module. The Counter forms a key element in the fault-tolerant distributed clock generation circuit developed in the course of our DARTS (Distributed Algorithms for Robust Tick Synchronization) project, but is sufficiently general to be of interest for other transition signalling circuits, too. We point out the particular problems of testing a self-timed logic module and devise a very efficient test with 100% coverage for our Counter Module.
Online-Bibliotheks-Katalog der TU Wien:
http://aleph.ub.tuwien.ac.at/F?base=tuw01&func=find-c&ccl_term=AC06586907
Zugeordnete Projekte:
Projektleitung Andreas Steininger:
Verteilte Algorithmen für robuste Takt-Synchronisation
Erstellt aus der Publikationsdatenbank der Technischen Universität Wien.